Основы языка проектирования цифровой аппаратуры Verilog /В. В. Соловьев

Соловьев, Валерий Васильевич
Публикация
Москва : Горячая линия - Телеком , 2019
Физическое описание
205 с.: ил., табл.
Всего оценка: 0
Место хранения Расст.шифр Части Штрих-код Класс экземпляра Примечание Код коллекции Статус  
Читальный зал №5
004.43 С603
13820000993332
Выдается в читальный зал
В каталогизации
 
 
 
02278nam a2200505 i 4500
001
 
 
vtls000669441
003
 
 
RU-ToGU
005
 
 
20191225175300.0
008
 
 
191112s2019    ru a   f b    001 0 rus|d
020
$a 9785991203531
035
$a to000669441
039
9
$a 201912251753 $b cat31 $y 201911121358 $z cat33
040
$a RuMoRGB $b rus $e rcr $d RU-ToGU
041
0
$a rus
044
$a ru
080
$a 004.438Verilog:621.382.037.372
084
$a З973.2-018.19Verilog,0 $2 rubbk
100
1
$a Соловьев, Валерий Васильевич
245
1
0
$a Основы языка проектирования цифровой аппаратуры Verilog $c В. В. Соловьев
260
$a Москва $b Горячая линия - Телеком $c 2019
300
$a 205 с. $b ил., табл.
504
$a Библиогр.: с. 193-195
504
$a Предм. указ.: с. 197-200
653
$a Verilog, язык описания и моделирования электронных систем
653
$a автоматизированное проектирование цифровой аппаратуры
653
$a синтаксис Verilog
653
$a конструкции Verilog
653
$a UDP, примитивы пользовательские
653
$a PLI, язык програмирования интерфейса
653
$a модули Verilog
653
$a примитивы Verilog
653
$a типы данных Verilog
653
$a операции Verilog
653
$a операторы Verilog
653
$a атрибуты Verilog
653
$a блоки генерации Verilog
653
$a функции Verilog
653
$a задачи Verilog
653
$a директивы компилятора Verilog
653
$a блоки спецификаций Verilog
653
$a конструкции синтезируемые Verilog
653
$a конфигурации проекта Verilog
852
4
$a RU-ToGU $h 004.43 $i С603 $n ru
999
$a VIRTUA  
999
$a VTLSSORT0080*0200*0350*0400*0410*0440*0800*0840*1000*2450*2600*3000*5041*5040*6530*6531*6532*6533*6534*6535*6536*6537*6538*6539*65310*65311*65312*65313*65314*65315*65316*65317*65318*8520*9992
Нет комментариев.